XA6SLX25-2CSG324Q（ขายจากสต็อกพร้อมบรรจุภัณฑ์เดิม）

คุณสมบัติของผลิตภัณฑ์:

คำอธิบายทั่วไป:

ตระกูล Xilinx Automotive (XA) Spartan®-6 ของ FPGA มอบความสามารถในการรวมระบบชั้นนำด้วยต้นทุนรวมที่ต่ำที่สุดสำหรับการใช้งานยานยนต์ที่มีปริมาณมากตระกูลที่มีสมาชิก 10 คนให้ความหนาแน่นที่เพิ่มขึ้นตั้งแต่ 3,840 ถึง 101,261 ลอจิกเซลล์ และการเชื่อมต่อที่รวดเร็วและครอบคลุมมากขึ้นสร้างขึ้นบนเทคโนโลยีการผลิตทองแดงพลังงานต่ำขนาด 45 นาโนเมตรที่พัฒนาเต็มที่ซึ่งมอบความสมดุลที่เหมาะสมของต้นทุน พลังงาน และประสิทธิภาพ ตระกูล XA Spartan-6 นำเสนอตารางการค้นหา 6 อินพุตแบบ dual-register ใหม่ที่มีประสิทธิภาพมากขึ้น (LUT ) ลอจิกและบล็อกระดับระบบในตัวที่มีให้เลือกมากมายซึ่งรวมถึงบล็อก RAM ขนาด 18 Kb (2 x 9 Kb) ชิ้น DSP48A1 รุ่นที่สอง ตัวควบคุมหน่วยความจำ SDRAM บล็อกการจัดการสัญญาณนาฬิกาโหมดผสมที่ได้รับการปรับปรุง เทคโนโลยี SelectIO™ บล็อกตัวรับส่งสัญญาณอนุกรมความเร็วสูงที่ปรับให้เหมาะสมด้านพลังงาน บล็อกปลายทางที่เข้ากันได้กับ PCI Express® , โหมดการจัดการพลังงานระดับระบบขั้นสูง , ตัวเลือกการกำหนดค่าตรวจจับอัตโนมัติ และความปลอดภัย IP ที่ได้รับการปรับปรุงด้วย AES และการปกป้อง DNA ของอุปกรณ์คุณสมบัติเหล่านี้เป็นทางเลือกที่สามารถตั้งโปรแกรมได้ต้นทุนต่ำสำหรับผลิตภัณฑ์ ASIC แบบกำหนดเองพร้อมการใช้งานที่ง่ายอย่างที่ไม่เคยมีมาก่อนXA Spartan-6 FPGA นำเสนอโซลูชันที่ดีที่สุดสำหรับการออกแบบลอจิกปริมาณสูงที่ยืดหยุ่นและปรับขนาดได้ การออกแบบการประมวลผล DSP แบบขนานแบนด์วิธสูง และแอปพลิเคชันที่คำนึงถึงต้นทุน ซึ่งจำเป็นต้องมีมาตรฐานการเชื่อมต่อที่หลากหลายXA Spartan-6 FPGA เป็นรากฐานซิลิคอนที่ตั้งโปรแกรมได้สำหรับ Targeted Design Platforms ที่ส่งมอบส่วนประกอบซอฟต์แวร์และฮาร์ดแวร์แบบบูรณาการที่ช่วยให้นักออกแบบสามารถมุ่งเน้นไปที่นวัตกรรมทันทีที่วงจรการพัฒนาเริ่มต้นขึ้นสรุปคุณสมบัติ XA Spartan-6 FPGA • XA Spartan-6 Family: • XA Spartan-6 LX FPGA: Logic optimated • XA Spartan-6 LXT FPGA: การเชื่อมต่อแบบอนุกรมความเร็วสูง • อุณหภูมิยานยนต์: • I-Grade: Tj = – 40°C ถึง +100°C • Q-Grade: Tj = –40°C ถึง +125°C • มาตรฐานยานยนต์: • Xilinx เป็นไปตามมาตรฐาน ISO-TS16949 • คุณสมบัติ AEC-Q100 • เอกสารประกอบกระบวนการอนุมัติชิ้นส่วนการผลิต (PPAP) • เกินกว่าคุณสมบัติ AEC-Q100 สามารถขอได้ • ออกแบบมาสำหรับต้นทุนต่ำ • บล็อกแบบรวมที่มีประสิทธิภาพหลายตัว • การเลือกมาตรฐาน I/O ที่เหมาะสมที่สุด • แผ่นอิเล็กโทรดแบบเหลื่อมกัน • แพ็คเกจพลาสติกมัดลวดปริมาณมาก • พลังงานคงที่และไดนามิกต่ำ • กระบวนการ 45 นาโนเมตรได้รับการปรับให้เหมาะสม สำหรับต้นทุนและพลังงานต่ำ • โหมดไฮเบอร์เนตปิดเครื่องสำหรับพลังงานเป็นศูนย์ • โหมด Suspend รักษาสถานะและการกำหนดค่าด้วยการปลุกแบบหลายพิน การปรับปรุงการควบคุม • แรงดันไฟฟ้าหลัก 1.2V ประสิทธิภาพสูง (LX และ LXT FPGAs, -2 และ -3 ระดับความเร็ว) • ธนาคารอินเทอร์เฟซ SelectIO แบบหลายแรงดันไฟฟ้าหลายมาตรฐาน • อัตราการถ่ายโอนข้อมูลสูงสุด 1,080 Mb/s ต่อI/O ดิฟเฟอเรนเชียล • เอาต์พุตไดรฟ์ที่เลือกได้ สูงสุด 24 mA ต่อพิน • มาตรฐานและโปรโตคอล 3.3V ถึง 1.2VI/O • อินเตอร์เฟสหน่วยความจำ HSTL และ SSTL ต้นทุนต่ำ • การปฏิบัติตามข้อกำหนด Hot swap • อัตราการฆ่า I/O ที่ปรับได้เพื่อปรับปรุงความสมบูรณ์ของสัญญาณ • ตัวรับส่งสัญญาณอนุกรม GTP ความเร็วสูงใน LXT FPGA • สูงสุด 3.2 Gb/s • อินเทอร์เฟซความเร็วสูงประกอบด้วย: Serial ATA และ PCI Express • ชิ้น DSP48A1 ที่มีประสิทธิภาพ • การประมวลผลเลขคณิตและสัญญาณประสิทธิภาพสูง • ตัวคูณ 18 x 18 ที่รวดเร็วและ 48 -bit accumulator • ความสามารถในการวางท่อและเรียงซ้อน • Pre-adder เพื่อช่วยกรองแอพพลิเคชั่น • บล็อกตัวควบคุมหน่วยความจำแบบรวม • รองรับ DDR, DDR2, DDR3 และ LPDDR • อัตราข้อมูลสูงสุด 800 Mb/s • โครงสร้างบัสหลายพอร์ตพร้อม FIFO อิสระ ลดปัญหาด้านเวลาในการออกแบบ • ทรัพยากรลอจิกจำนวนมากพร้อมความจุลอจิกที่เพิ่มขึ้น • ตัวเลือก shift register หรือการสนับสนุน RAM แบบกระจาย • LUT 6 อินพุตที่มีประสิทธิภาพช่วยปรับปรุงประสิทธิภาพและลดพลังงาน • LUT พร้อมฟลิปฟล็อปคู่สำหรับแอปพลิเคชันไปป์ไลน์เป็นศูนย์กลาง • RAM บล็อก wมีความละเอียดที่หลากหลาย • บล็อก RAM ที่รวดเร็วพร้อมเปิดใช้งานการเขียนแบบไบต์ • บล็อก 18 Kb ที่สามารถเลือกตั้งโปรแกรมเป็น RAM บล็อก 9 Kb อิสระสองตัวได้ • ไทล์การจัดการนาฬิกา (CMT) เพื่อประสิทธิภาพที่เพิ่มขึ้น • สัญญาณรบกวนต่ำ การตอกบัตรที่ยืดหยุ่น • ตัวจัดการนาฬิกาดิจิตอล (DCMs) กำจัดการบิดเบี้ยวของสัญญาณนาฬิกาและการบิดเบี้ยวของรอบการทำงาน • Phase-Locked Loops (PLLs) สำหรับการตอกบัตรที่มีสัญญาณรบกวนต่ำ • การสังเคราะห์ความถี่พร้อมการคูณ การแบ่ง และการเปลี่ยนเฟสพร้อมกัน • เครือข่ายสัญญาณนาฬิกาทั่วโลกที่เอียงต่ำ 16 เครือข่าย • การกำหนดค่าที่เรียบง่าย รองรับสัญญาณนาฬิกาต่ำ มาตรฐานต้นทุน • การกำหนดค่าการตรวจจับอัตโนมัติแบบ 2 พิน • รองรับ SPI ของบุคคลที่สามแบบกว้าง (สูงสุด x4) และรองรับแฟลช NOR • รองรับ MultiBoot สำหรับการอัปเกรดระยะไกลด้วยหลายบิตสตรีม โดยใช้การป้องกันสุนัขเฝ้าบ้าน • การรักษาความปลอดภัยขั้นสูงสำหรับการป้องกันการออกแบบ • ตัวระบุ DNA ของอุปกรณ์ที่ไม่ซ้ำกันสำหรับ การรับรองความถูกต้องของการออกแบบ • การเข้ารหัสบิตสตรีม AES ในอุปกรณ์ XA6SLX75, XA6SLX75T และ XA6SLX100 • บล็อกจุดสิ้นสุดในตัวสำหรับการออกแบบ PCI Express (LXT) • เทคโนโลยี PCI® ราคาประหยัดpport เข้ากันได้กับข้อมูลจำเพาะ 33 MHz, 32- และ 64- บิต• การประมวลผลแบบฝังที่เร็วขึ้นด้วยตัวประมวลผลแบบอ่อน MicroBlaze™ 32 บิตที่ได้รับการปรับปรุง ต้นทุนต่ำ • IP ชั้นนำของอุตสาหกรรมและการออกแบบอ้างอิง • ระบบนิเวศของบุคคลที่สามเฉพาะยานยนต์ที่แข็งแกร่งพร้อม IP บอร์ดพัฒนา และบริการออกแบบ